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可测性规划技能之测验紧缩技能简介

admin 2019-10-28 150人围观 ,发现0个评论

测试压缩技术兴起可测性规划技能之测验紧缩技能简介于20世纪90年代末,由于芯片规模越来越大,所需的测试向量集也随之快速增长。主流的芯片测试仪(ATE)已无法将芯片测试向量集一次性地加载到测试仪内存中,这导致芯片测试时间增加了数倍。而在芯片生产中,测试成本是直接和测试时间挂钩的。为了控制芯片的测试成本,有必要保证测试向量集不会超出测试仪内存的容量,但同时测试质量又不能降低,这就是测试压缩技术的缘起。

测试压缩是基于扫描链技术的,它利用了单个测试向量中大部分的数位是不关心值的特点,将测试向量的数据量进行压缩。芯片设计中则引入了解压缩模块(decompressor)和压缩模块(compactor)可测性规划技能之测验紧缩技能简介,分别用于测试激解压缩和压缩测试响应。解压缩模块和压缩模块的引入,使测试向量集在测试仪上所需的存储空间呈数十倍甚至数百倍的减小。与此同时芯片内部的测试向量数并金枝未降低,从而保证了芯片的测试质量不受影响。经过十余年的发展,现在几乎所有大规模片上系统芯片都采用测试压缩技术,用于降低芯片生产测试的成本。由于芯片的集成规模仍然在不断增长中,获得不断提高的数据压缩比率仍是测试压缩技术未来5至10年的发展方向。

扫描链技术是芯片可测性设计的基础。几乎所有的数字系统都是时序逻辑电路。而对时序电路产生测试向量在学术界是一个已知的极其困难的问题。即便是只有几万逻辑门的时序电路,采用最好的自动测试向量生成(ATPG)算法,运行几周甚至上月的时间,故障覆盖率也达不到生产测试的要求。组合逻辑电路则不然,经过几十年的研究,针对它的测试向量生成算法已经比较成熟,可以在较短的时间内,比如几个小时,获得较高的故障覆盖率,单固定型故障覆盖率通常会大于99%,这对时序电路是不可想象的。

扫描链技术本质上是在测试模式下将时序电路转换成组合电路,通过引人控制电路,将时序电路中的触发可测性规划技能之测验紧缩技能简介器连接成多个“移位寄存器”。时序电路中的触发器通过移位(扫描)操作,在测试模式中可以被赋值并被观测。触发器变成了组合电路中的准输入和准输出,于是组合电路的测试向量生成算法便可以被用于时序电路测试生成。

芯片设计工具包对加入扫描链的支持已经比较成熟。在实际的芯片系统中,由于性能和安全性的考量,并不是所有的触发器都可以做扫描链的处理,所以工业界的测试向量生成算法并不是完全的组合电路算法,也集成了时序电路测试生成算法。对于今天大规模的片上系统设计(SoC),进行一次完整的针对多个故障模型的测试向量生成,可能需要数日甚至是数周的时间。所以如何不断提高测试生成算法的性能,一直是芯片测试领域关注的基础性研究。

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